NVHBM: Nvidia stellt Custom-Speicher mit +30% Bandbreite vor
Veröffentlicht am: 31.08.2026 um 23:53 Uhr | Redaktion boerse-global.de
In der Halbleiterindustrie zeichnet sich ein grundlegender Wandel bei der Integration von Hochleistungsspeicher ab. Mit der Vorstellung von NVHBM Ende August 2026 reagiert Nvidia auf den steigenden Bedarf an Bandbreite und Energieeffizienz für KI-Anwendungen.
Die kundenspezifische Architektur für High Bandwidth Memory (HBM) zielt darauf ab, die Leistungsgrenzen bisheriger Standards wie HBM4E zu verschieben und gleichzeitig die Kontrolle über die Wertschöpfungskette im Speichersegment neu zu ordnen.
Technische Details und Effizienzgewinne der NVHBM-Struktur
Die neue Architektur von Nvidia verspricht signifikante Leistungssteigerungen gegenüber dem HBM4E-Standard. In Berichten von Ende August 2026 werden Steigerungen der Bandbreite um bis zu 30 % sowie eine Reduktion des Stromverbrauchs um 15 % genannt. Ein wesentliches Merkmal von NVHBM ist die Integration des Speichercontrollers direkt in das HBM-Base-Die. Diese engere Verzahnung ermöglicht zudem eine Vergrößerung der XPU-Die-Fläche um 25 %.
Die technische Komplexität dieser Lösung spiegelt sich jedoch in den Produktionskosten wider. Das Base-Die für NVHBM soll das 3- bis 4-fache eines herkömmlichen DRAM-Core-Dies kosten. Nvidia weitet in diesem Zusammenhang auch sein Ökosystem aus: Die Technologie NVLink Fusion wird um NVHBM ergänzt. Als erster strategischer Partner für diese Integration wurde das zu Amazon gehörende Unternehmen Annapurna Labs identifiziert.
Strategische Neuausrichtung in der Wertschöpfungskette
Hinter der Einführung von NVHBM steht eine weitreichende Strategie zur Sicherung von Marktanteilen und Margen. Branchenbeobachter analysierten Ende August 2026, dass Nvidia darauf abzielt, einen größeren Teil der Wertschöpfung bei HBM-Komponenten intern zu erfassen.
Durch die Definition einer eigenen Architektur könnten die etablierten Speicherhersteller – namentlich Micron, SK Hynix und Samsung – zunehmend in die Rolle von reinen Commodity-Zulieferern gedrängt werden.
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Obwohl diese Unternehmen weiterhin den eigentlichen Speicher für NVHBM produzieren, verschiebt sich die technologische Führungskompetenz durch das kundenspezifische Design des Base-Dies stärker in Richtung des Chipherstellers. Die Kooperation mit Partnern wie AWS über Annapurna Labs könnte den Einfluss der klassischen Speicherproduzenten auf das Gesamtsystem weiter minimieren.
SK Hynix forciert Diversifizierung und US-Standort
Parallel zu den Entwicklungen bei Nvidia verfolgt der Speicherproduzent SK Hynix eigene Strategien zur Risikominimierung und Kostenkontrolle. In aktuellen Berichten wird erwogen, für die Produktion von HBM-Base-Dies künftig Intel Foundry zu nutzen. Damit würde sich das Unternehmen breiter aufstellen und die bisherige Abhängigkeit vom Fertiger TSMC reduzieren. Ein Wechsel zu Intel könnte nicht nur die Kosten senken, sondern auch die Lokalisierung der Produktion in den USA vorantreiben.
Während SK Hynix die Base-Dies ab dem Standard HBM4 bei TSMC fertigen lässt, werden derzeit Alternativen wie Intels EMIB-Technologie getestet. Die Kostenstruktur ist auch hier ein zentraler Faktor, da TSMC-Base-Dies ebenfalls mit dem 3- bis 4-fachen Preis von Core-Dies kalkuliert werden. Zur Stärkung der eigenen Kompetenz im Logikdesign warb SK Hynix zudem Fachkräfte von Samsung ab.
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Die langfristige Planung des Unternehmens sieht vor, in der zweiten Hälfte des Jahres 2029 die Massenproduktion in einer neuen Fabrik im US-Bundesstaat Indiana aufzunehmen. Personell wurde die Verbindung zu Intel bereits im Juni 2026 durch die Einstellung des ehemaligen SK-hynix-CEO Lee Seok-hee gestärkt.
Innovative Ansätze bei Hanxu Technology
Ergänzend zu den Entwicklungen der Marktführer präsentierte Hanxu Technology Ende August 2026 alternative Ansätze für die KI-Inferenz. Das Unternehmen stellte uHBM und uLPU vor, wobei insbesondere der Einsatz von persistentem MRAM (Magnetoresistive RAM) im Fokus steht.
Das Ziel dieser Architektur ist eine Auslesebandbreite von 24 TB/s sowie eine Dekodierleistung von über 2000 Tokens pro Sekunde bei Modellen mit 4 Milliarden Parametern. Ein Verifikationschip namens SpinPU-ED01, der über 120 MRAM-Bänke verfügt, habe in Tests einen stabilen Betrieb über 24 Stunden demonstriert.
